电子元器件常用的5种封装方法与知识

标签:电子,元器件,器件,常用,用的,封装,方法,知识   发布时间:2021年01月25日   点击86

封装体例可分为软封装和硬封装,软封装首要依据运用要求直接制作成模块,而硬封装则是封装成自力的芯片。如今封装重要分为DIP双列直插和SMD贴片封装两种,下面简单介绍下电子元器件常用的5种封装方法与封装知识。

 

1、DIP双列直插式封装技术(dual inline-pin package):

双入线封装,DRAM的一种元件封装情势。指采用双列直插情势封装的集成电路、模块电源,绝大多数中小规模集成电路、模块电源均采用这种封装情势,其引脚数一样平常不超过100。DIP封装结构情势有:多层陶瓷双列直插式DIP,单层陶瓷双列直插式DIP,引线框架式DIP、塑料包封结构式,陶瓷低熔玻璃封装式等。

 

2、QFP四方扁平封装(Plastic Quad Flat Package):

封装的芯片引脚之间间隔很小,引脚很细乐鱼体育,一样平常大规划或超大型集成电路都选用这种封装方法,其引脚数—般在100个以上。用这种办法封装的芯片有需要选用SMD (外表装配设备技能)将芯片与主板焊接起米。选用SMD装配的芯片不必在主板上打孔,一样平常在主板外表上有规划好的响应引脚的焊点。将芯片各引脚对准响应的焊点,即可完成与主板的焊接,用这种办法焊上去的芯片,假如不用专用工具是很难拆开下来的。

 

QFP封装具有以下特色:

(1)适用于SMD外表装配技能在PCB电路板上装配布线;

(2)合适高频运用;

(3)操作便利,可靠性高;

(4)芯片面积与封装面积之间的比值较小。Intel系列CPU中80286、80386和某些486土板中的芯片就是选用这种封装。

 

3、SOP小外型封装(Small Outline Package):

SOP封装技能由1968-1969年菲利浦公司开发成功,往后渐渐派生出SOJ(J型引脚小形状封装)、TSOP(薄小外型封装)、VSOP(其小外开封装)、SSOP(缩小型SOP)、TSSOP(薄的缩小型SOP)及SOT(小外型晶体管)、SOIC(小外型集成电路)等。SOP封装的应用规模很广,主板的频率发作器芯片就是选用SOP封装。

 

4、PLCC塑封引线芯片封装(Plastic Leaded Chip Carrier):

形状呈正方形,周围都有引脚,形状尺寸比DIP封装小得多。PLCC封装合适用SMD外表装配技能在PCB上装配布线,具有形状尺寸小、可靠性高的上风。

 

5、BGA球栅阵列封装(Ball Grid Array Package):

BGA封装的I/O端子以圆形或柱状焊点按阵列办法散布在封装下面,BGA技能的上风是I/O引脚数尽管添加了,但引脚间距并没有减小反而添加了,然后提高了拼装制品率。尽管它的功耗添加,但BGA能用可控塌陷芯片法焊接,然后能够改善它的电热功能。厚度和质量都较曾经的封装技能有所减少,寄生参数减小,旌旗灯号传输推迟小,运用频率大人提高,组装可用共面焊接,可靠性高。

 

BGA与TSOP比较,具有更小的体积,更好的散热功能和电功能。BGA封装技能使每平方英寸①的存储量有了很大进步,选用BGA封装技能的内存产品在雷同容量下,体积只有TSOP封装的三分之一。与传统TSOP封装办法比较,BGA封装方法有愈加快速和有效的散热途径。 芯片封装后,关于芯片的引线能够简略再分为电源线(包含参阅旌旗灯号线)、地线(包含衬底衔接线)、旌旗灯号输入输出线。

 

统统这些引线及其内引线都会产牛寄生效应,而这些寄生效应关于电路功能的影响,分外是在高速高精度的电路,封装的寄生效应的影响愈加凸起。在进行此类电路规划时有需要考虑封装的寄生效应的影响,在进行电路仿真时就需求包含一个合理的电路封装模型,同时在电路规划和地图规划时有需要采纳很多预防措施来减小封装寄生参数的影响。

 

封装的寄生参数首要包含有:自感(内引线和外引线),外引线对地电容,外引线之间的互感以及外引线之间的电容等。

 

自感:

统统引线(内引线及外引线)都存在必定的自感,其电感值的巨细首要取决于线的长度和封装类型,在当代封装工艺中其典型值约为2~20nH。由于电源线与地线是电路中的共用连线,在典型的混合旌旗灯号lC中,由于连线自感所发作的噪声对电路的影响首要表现地电源线与地线上,即所谓的电源和地的电压反射或噪声。

 

当电路中多个逻辑门在每个时钟跳变进行开关时,在与其相连的电源线与地线上会发作很大的噪声豪沃驾驶室,所以在混合系统的地图规划中一样平常将模拟模块与数字模块的电源线与地线分开提供,即所谓的模拟电源和数字电源。但是在地图规划中不可能绝对地把电源线分成模拟电源与数字电源,偶然还需第三根电源线来避免模拟电源与数宁电源之间的彼此搅扰。而且能够使刚多个焊盘,多条内引线和多个封装引脚,以降落引线的等效电感。也能够运用一个大的片上电容来坚持电源VD与地之间的电压安稳。

 

选用片上电容办法来解决自感的影响时,要细致片上电容的伉的遴选,应避免与封装电感发作频率为芯片作业频率的谐振(可经过规划几个电阻与该电容串联来破坏谐振)。在CMOS工艺中一样平常由MOS管构成该电容器,这要求晶体管很大,因而大大增大了芯片面积。与衬底内连线也表现出自感。

 

在当代的封装中,一样平常选用将管芯经过导电树脂直接固定在接地金属层上,并与几个接地的封装引脚相连,以充沛减小衬底的噪声,消弭衬底连线的自感。输入旌旗灯号偶然也会遭到引线自感的影响,首要表现在对旌旗灯号高频成分的衰减上,也会体现在瞬态波形中会发作紧张的阻尼振荡,然后影响旌旗灯号的安稳。

 

互感:

内引线和外引线上的瓦感会把一些噪声耦合到灵敏旌旗灯号中,然后对旌旗灯号发作影响,关于模拟电源和模拟输入都易受数字电源的噪声或时钟线的跳变等影响,此时有需要对焊盘结构和位置进行认真的规划,以减小互感的影响。减小互感的办法首要有两种,一是使引线衔接时相互笔直,二是在灵敏旌旗灯号的内引线之间刺进相对安稳的地线或电源线。当然关于多个并联线,也可规划成被地线围困,以减小互感效应,以至于忽略不计。

 

在地图规划时也可减小互感,即在布线时把两条电流方向相反的引线并排在一路,就可行使互感来减小自感,所以在规划焊盘结构时应充沛行使这个性子。每个外引线对地都存在寄生电容,即所谓的自感和互感电容,这可能会束缚电路的输入带宽或许添加前一级的负载。更紧张的是,这一电容与内引线、外引线上的总电感将发作必定的谐振频率,这一频率能够被电路中不同的瞬态电流所鼓励。由于内引线和外引线的串联电阻较小西安人事考试,因而其品质因数(Q)很大,这会引起强烈的谐振,然后明显地扩大了噪声。外引线之间的电容会导致线问的附加耦合百度优化排名,这也有需要包含在仿真中。

 

封装的材料介质包括金属、陶瓷、塑料等,封装大致经过的发展进程如下:

结构方面:TO->DIP->PLCC->QFP->BGA ->CSP;

材料方面:金属->陶瓷->塑料;

引脚外形:长引线直插->短引线或无引线贴装->球状凸点;

装置体例:通孔插装->外观组装->直接安装。

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